详细解读 7 奈米製程，看半导体巨头如何拚老命为摩尔定律延寿

谈起半导体技术的发展，总是迴避不了"摩尔定律"──当价格不变，积体电路上可容纳的电晶体数目，约每隔 18~24 个月会增加一倍，效能也将提升一倍。

晶片製程常用 XX 奈米表示，比如 Intel 最新的六代酷睿 CPU 就採用 Intel 自家 14 奈米++ 製程。所谓的 XX 奈米指的是积体电路 MOSFET 电晶体栅极的宽度，也称为栅长。栅长越短，就可在相同大小的硅片上整合更多电晶体。

目前，业界最重要的代工企业台积电、三星和格罗方德，半导体製程的发展越来越迅猛，10 奈米才刚应用一年半，7 奈米便已好似近在眼前，上个月才报导下一代 iPhone A12 处理器理器将使用台积电 7 奈米製程生产的消息。

业界盛行摩尔定律将死的论调下，如此猛烈的突击 7 奈米製程需要克服怎样的困难？几家大老又如何布局关键节点？本文为读者解读。

Tick-Tock，是英特尔（Intel）晶片技术发展的战略型态，在半导体製程和核心架构这两条路上交替提升。半导体领域也有类似形式，在 14 奈米／16 奈米节点之前，半导体製程在相当长的时期里有"整代"和"半代"的差别。

高登‧摩尔提出着名的摩尔定律后，半导体产业一直坚持以 18 个月为週期升级半导体製程。直觉结果是，製程演进一直在以大约 0.7 的倍数逐级缩减，如 1,000 奈米→700 奈米→500 奈米→350 奈米→250 奈米等。

製程迈过 180 奈米节点后，台积电等代工厂提出一种比 Intel 製程缩减 0.9 倍的製程。这种製程可在不大改产线同时，提供 1.24 倍电路密度的晶片。Intel 对此等技术非常不以为，还为其挂上半代製程的名号。

自此，Intel 和 IBM 製造技术联盟（包括三星和格罗方德等）依然严格按 180 奈米→130 奈米→90 奈米→65 奈米→45 奈米→32 奈米→22 奈米的步调前行（三星和格罗方德在 32  奈米后转向 28 奈米），而台积电等半导体晶圆代工厂则走上 150 奈米→110 奈米→80 奈米→55 奈米→40 奈米→28 奈米→20 奈米的路线。

▲ 半导体製程演进。

不过当半导体製程继续向前，随着电晶体尺寸逐渐缩小至接近物理极限，在各种物理定律的束缚下，半导体厂如同戴着手镣脚铐跳舞，因此几家厂商纷纷出现"不规则状况"：本应属于整代製程的 16 奈米製程被台积电所用，Intel 的 14 奈米製程字面上却应该属于半代製程的範围。再接下来，几家不约而同选择 10 奈米→7 奈米→5 奈米路线，整代和半代的区别自此成为历史。

正因如此，半导体厂商进军 7 奈米製程的道路并不顺利，还需要翻过"光刻"、"电晶体架构"和"沟道材料"3 座大山。

半导体製程最具代表性的，曝光技术可称为现代积体电路最大的难题，没有之一。

所谓光刻其实很好理解，就是让光通过掩膜投射到涂抹光刻胶的硅片上，将电路构造印在上面，类似"投影绘图"，只是绘图的不是人手，而是机器，照射图样的也不再是可见光，而是紫外线。

▲ 光刻车间。

目前半导体生产使用波长 193 奈米的深紫外（DUV）曝光。实际上，製程发展到 130 奈米之前，有人就曾指出 193 奈米深紫外光会发生严重的衍射现象而无法继续使用，需要换用波长为 13.5 奈米的极紫外（EUV）光刻，才能继续缩小半导体製程。

EUV 的研发始于 1990 年代，最早希望 90 奈米製程节点投入应用，然而 EUV 曝光机一直达不到正式生产的要求。无奈之下，人们只能透过沉浸式曝光、多重曝光等手段，将 DUV 一路推到 10 奈米阶段。

目前 ASML 的 EUV 光刻机使用 40 对蔡司镜面构成光路，每个镜面的反光率为 70%。也就是说，EUV 光束通过该系统每一对镜面都会减半，经过 40 对镜面反射后，只有不到 2% 的光线投射到晶圆上。

▲ ASML 曝光机光路示意图。

到达晶圆的光线越少，曝光所需的时间就越长，生产成本也就越高。为了抵消镜面反射过程中的光能损耗，EUV 光源发出的光束必须够强，这样才能与现在非常成熟的 DUV 曝光技术比时间成本。

但多年以来，光照亮度的提升始终未能达到预期，ASML 的 EUV 产品市场负责人 Hans Meiling 曾表示，人们严重低估了 EUV 的难度。实验中的 EUV 光源焦点功率刚达到 250 瓦，可支撑机器每小时处理 125 个晶片，效率仅有现今 DUV 的一半。

如果再加上价格和能耗，EUV 取代 DUV 还会更难。最新的 EUV 曝光机一台价格超过 1 亿欧元，是 DUV 曝光机价格的 2 倍多，且使用 EUV 曝光机批量生产时会消耗 1.5 百万瓦电力，远超过现有的 DUV 曝光机。

ASML 表示，EUV 曝光装置尚未彻底準备完成，最快也要到 2019 年才能应用生产，因此几大半导体代工厂均在 DUV+ 多重曝光技术继续琢磨，以求撑过 EUV 曝光机上工前的空窗期。

透过 DUV+ 多重曝光或 EUV 曝光缩小栅极宽度，进而画出更小的电晶体，只是达成 7 奈米的关键要素之一。随着半导体製程的发展，半导体沟道上的"门"会在大小进入亚原子级后变得极不稳定，这需要换用全新电晶体架构和沟道材料来解决。

根据三星在 CSTIC 大会的报告，GAAFET（Gate All Around）是 7 奈米製程节点最好的选择。GAAFET 是周边自动换行着 gate 的 FinFET，和目前垂直使用 fin 的 FinFET 不同，GAAFET 的 fin 设计在旁边，能提供比普通 FinFET 更好的电路特徴。

此外，进入 7 奈米製程时，半导体中连线 PN 结的沟道材料也必须要改变。由于硅的电子迁移率为 1,500c㎡/Vs，而锗可达 3,900c㎡/Vs，同时硅器件的执行电压是 0.75~0.8V，而锗器件仅为 0.5V，因此锗在某时期曾被认为是 MOSFET 电晶体的偏好材料，IBM 实验室的第一块 7 奈米晶片使用的就是 Ge-Si 材料。

IMEC（微电子研究中心）研究新的掺锗材料，筛选出两种可用于 7 奈米的沟道材料：一种是由 80% 锗组成的 PFET，另一种是 25%~50% 混合锗的 FET 或 0~25% 混合锗的 NFET。

但近来，III-V 族材料开始受到更多关注。III-V 族化合物半导体拥有更大能隙和更高的电子迁移率，可让晶片承受更高温并执行在更高频率上。且现有硅半导体製程很多技术都可应用到 III-V 族材料半导体，因此 III-V 族材料也被视为取代硅的理想材料。

了解三大技术难题后，我们来看看几大半导体代工厂分别如何部署 7 奈米製程节点。

身为晶片代工业的后来者，三星是"全球 IBM 製造技术联盟"的激进派代表，早早就宣布 7 奈米时代将採用 EUV。今年 4 月，三星刚宣布完成 7 奈米新製程研发，并成功试产 7 奈米 EUV 晶圆，比原进度提早了半年。

据日本 PC WATCH 网站后藤弘茂分析，三星 7 奈米 EUV 的特徵大小为 44×36 奈米（Gate Pitch×Metal Pitch），仅有 10 奈米 DUV 製程一半左右。

除了一步到位的 7 奈米 EUV，三星还规划了 8 奈米製程。这製程实际使用 DUV 曝光＋多重曝光生产的 7 奈米製程，继承所有 10 奈米製程的技术和特徴。

由于 DUV 曝光的解析度较差，晶片的电气效能不如使用 7 奈米 EUV，所以三星为其商业命名为 8 奈米。从这点看来，8 奈米相比现有的 10 奈米，很可能在电晶体密度、效能、功耗等方面终极最佳化，基本上可看做深紫外曝光以下的技术极限了。

▲ DUV 和 EUV 光刻解析度对比。

此外，三星在 7 奈米 EUV 之后，还规划使用第二代 EUV 曝光技术的 6 奈米製程，和 8 奈米同样是商业命名，属于 7 奈米 EUV 製程的加强版，电气效能会更好。

根据路线，三星将于今年下半年试产 7 奈米 EUV 晶圆，大规模投产时间为 2019 年秋季。8 奈米製程大约在 2019 年第 1 季登场，6 奈米製程应该会在 2020 年后出现。

相比三星直接引入 EUV 光刻的激进，台积电在 7 奈米选择求稳路线，并没有急于进入极紫外曝光时代。台积电表示将继续使用 DUV 曝光，利用沉浸式曝光和多重曝光等技术平滑进入 7 奈米时代，然后再转换到 EUV 曝光。

台积电使用 DUV 曝光的第一代 7 奈米 FinFET 已在 2017 年第 2 季进入试产阶段。与目前 10 奈米 FinFET 製程相比，7 奈米 FinFET 可在电晶体数量的情况下使晶片减少 37%，或在电路複杂度相同的情况下降低 40% 功耗。

接下来的第二代 7 奈米 FinFET+ 製程，台积电将开始使用 EUV 曝光。针对 EUV 最佳化的布线密度可带来约 10%~20% 的面积减少，或在电路複杂度相同的情况下，相比 7 奈米 FinFET 再降低 10% 功耗。

根据后藤弘茂分析，台积电 7 奈米 DUV 的特徵大小介于台积电 10 奈米 FinFET 和三星 7 奈米 EUV 之间，Metal Pitch 特徵大小 40 奈米，Gate Pitch 特徵大小尚不明确，但必定小于 10 奈米时的 66 奈米。

此外，与完全使用 DUV 工具製造的晶片相比，使用 EUV 光刻生产晶片的週期也将缩短，台积电计画在 2018 年第 2 季开始试产 7 奈米 FinFET+ 晶圆。

格罗方德之前曾是 AMD 自家半导体工厂，后由于 AMD 资金问题而拆分独立。格罗方德同样属于 IBM"全球 IBM 製造技术联盟"一员，半导体製程和三星同宗同源。然而格罗方德在 28 奈米、14 奈米两个节点都遇到重大技术难题，不得不向"后来者"三星购买生产技术。

格罗方德在 14 奈米之后决定放弃 10 奈米节点，直接向 7 奈米製程进军。虽然这个决策稍显激进，但格罗方德也明白步伐大就容易扯到啥的道理，决定在光刻技术稳中求进，使用现有 DUV 曝光技术达成第一代 7 奈米製程，随后再使用 EUV 曝光进行两次升级。

去年 7 月报导格罗方德名为 7LP 的 7 奈米 DUV 製程细节，据其在阿尔伯尼纽约州立大学理工学院负责评估多重曝光技术的 George Gomba 及其他 IBM 同事透露，格罗方德将在第一代 7 奈米 DUV 产品使用四重曝光法。

相比之前的 14 奈米 LPP 製程，7LP 製程在功率和电晶体数量相同的前提下，可带来 40% 的效率提升，或在频率和複杂性相同的情况下，将功耗降低 60%。但受限于四重曝光这複杂流程，格罗方德表示根据不同应用场景，7LP 只能将晶片功耗降低 30%~45%。

从后藤弘茂分析可看到，格罗方德的 7 奈米 DUV 特徵大小为 56×40 奈米（Gate Pitch×Metal Pitch），应当与台积电 7 奈米 DUV 基本相当。而 7 奈米 EUV 的特徵大小为 44×36 奈米，与三星 7 奈米 EUV 完全一致（毕竟同源）。

不过 EUV 部署上，格罗方德尚有些阻碍。据了解，目前 ASML 提供的保护膜仅适用每小时 85 个晶片的生产率（WpH），格罗方德今年的计画是达到 125WpH，这意味着现有的保护膜无法应付量产所需的强大光源。

格罗方德尚未透露将于何时开始使用 EUV 曝光，只说要等到"备妥"以后，不过看起来难在 2018 年前备妥。因此业界普遍猜测格罗方德最早也要到 2019 年才能使用 EUV 曝光生产晶片。

Intel 身为全球最大的半导体企业，在半导体製程方面一直保持领先，且引领大量全新技术发展。不过近几年，Intel 半导体製程的发展速度似乎逐渐慢了下来，比如 14 奈米製程竟然用了三代，10 奈米製程也被竞争对手先占。

三星和台积电进入 16 奈米／14 奈米节点后，製程常使用一些商业命名，比如上面提到的三星 7 奈米製程，最佳化一下就变成了 6 奈米。而 Intel 的 14 奈米製程虽然历经两次最佳化，却只以 14 奈米、14 奈米+ 和14 奈米++ 来命名，两者已没有可比性。

由于电晶体製造的複杂性，每代电晶体製程有针对不同用途的製造技术版本，不同厂商的代次之间统计演算法也完全不同，单纯用代次来比较很不準确。目前业界常用电晶体密度来衡量製程水準，实际上，Intel 最新 10 奈米製程的电晶体密度甚至比三星、台积电的 7 奈米製程更高。

根据 Intel 公布的电晶体密度表格，45 奈米製程的电晶体密度约为 3.3MTr/mm²（百万电晶体每平方公釐），32 奈米为 7.5MTr/mm²，22 奈米为 15.3MTr/mm²，上升倍数约为 2.1 倍。但 14 奈米时电晶体密度大幅提升了 2.5 倍，为 37.5MTr/mm²，10 奈米更比 14 奈米提升了 2.7 倍之多，达 100.8MTr/mm²。

根据后藤弘茂的分析，如果将 Intel、台积电、三星和格罗方德近些年製程的特徵尺寸放在一起比，也可看出 Intel 的 14 奈米製程确实优于三星和格罗方德的 14 奈米 LPP 及台积电的 16 奈米 FinFET，仅略输三星早期 10 奈米製程。

Intel 的 10 奈米製程则更全面胜过台积电和三星的 10 奈米製程，甚至比台积电和格罗方德第一批 7 奈米 DUV 更好。虽然不如三星和格罗方德第二批 7 奈米 EUV 製程，但 Intel 肯定会深挖 10 奈米製程，第二代 10 奈米赶超三星和格罗方德的 7 奈米 EUV 也不是不可能。

国外网站 Semiwiki 日前讨论三星的 10 奈米、8 奈米及 7 奈米製程情况，其中 10 奈米製程的电晶体密度是 55.5MTr/mm²，8 奈米是 64.4MTr/mm²，7 奈米也不过 101.23MTr/mm²，堪堪超过 Intel 10 奈米製程一点点。

目前 7 奈米製程的种种困难可以看出，5 奈米及之后节点，电晶体的架构很有可能仍需要改进，目前较受关注的是类似罗汉塔式的 Nanosheet 电晶体。

Nanosheet 是"IBM 联盟"在 2017 年 6 月 Symposia on VLSI Technology and Circuits 半导体会议提出，电晶体为"将 FinFET 90 度放倒"的扁平堆叠化架构。

检视后藤弘茂的分析后粗略得知，IBM 联盟展示沿着从源级（source）到漏级（drain）方向 90 度切开的电晶体横截面，可看到 FinFET 製程 Channel 是直立的，就如同鳍片，将这些鳍片 90 度放倒后，就变成 Nanowire 的形状。

有趣的是，本来 FinFET 就是将原来 Planer 型电晶体 90 度"放倒"而成。Planer 型电晶体是在平面内生成，其上紧接着生成栅极（gate）。

而 FinFET 将平面 Channel 给 90 度立起来，这样变成 3 个方向都有栅极的三重门（Tri-gate）电路。Channel 基本上脱离了硅基板，不仅抑制电子迁移，且增加栅极的长度。

与 FinFET 的三面栅极不同，Nanosheet 是 4 面 360 度全包，可进一步抑制电子迁移，提高栅极长度，加强电子驱动能力。如果都是三鳍片架构，Nanosheet 栅极长度是 FinFET 的 1.3 倍。

Nanosheet 在良率方面也比 FinFET 更有优势。垂直 Channel 的 FinFET 更依靠曝光技术，水平 Channel 的 Nanosheet 更依靠薄膜生成技术。根据实验室的说法，垂直加工比水平加工在半导体製程更困难。

但是正如 7 奈米有 3 座大山，5 奈米製程要解决的也不只有电晶体架构，还有全新布线层材料等难点。根据几家半导体厂商的 roadmap，5 奈米製程暂定 2020 年上马，至少 Nanosheet 以此为目标。

如同过去，摩尔定律的命运不仅取决于晶片製程尺寸，也取决于物理学家和工程师，对生产的电晶体和电路能改善到何种程度。三星、台积电和格罗方德的技术进步，让我们看到 7 奈米製程时代的发展方向。即使需要克服大量物理与工程难题，积体电路产业也在一步步向前走。

不过当未来半导体製程进一步发展到 5 奈米甚至 3 奈米后，电路最窄的地方甚至只有十几个原子的厚度，届时硅半导体製程可能真的面临极限，如今几方竞相角逐 7 奈米製程的情景完全可说是硅半导体的夕阳红。

在这样的情况下，我们希望这些半导体企业携手，未来继续努力，继续遵循摩尔定律的脚步，将人类的计算能力和製造能力推向全新的高峰。