总搞混 3DIC、异质整合、SiP、小晶片？先进封装最强科普一次读懂

随着晶片持续微缩至物理极限，AI 带来高运算需求，半导体产业迎来"整合为王"的时代，各间晶圆代工厂纷纷聚焦在"先进封装"技术上，但提到先进封装总冒出好多名词，相信很多人都雾煞煞，因此本文将以最浅显易懂的方式，让读者更了解先进封装各名词意思。

目前先进封装主要分为两类趋势，即异质整合（Heterogeneous integration）和小晶片（Chiplet），这两种趋势是半导体技术长期发展下来"分久必合"、"合久必分"的概念。

事实上，"异质整合"这个概念发展多年，非先进封装独有，不只用在异质小晶片间组合，也可以把其他非晶片的主/被动元件（异质）都整合在单一封装体内，即传统封测厂所使用的技术。

异质整合＝大积木？先进封装＝小积木？

以最简单的概念解释，晶片如同"叠乐高积木"，有些厂商（如传统封装厂）擅长叠大积木，如将逻辑电路、射频电路、MEMS（微机电）或感测器（Sensor）等积木叠到底板上，这些不同的大积木堆叠，就是异质整合的概念；有些小积木尺寸过小，很难堆叠，就需要先进封装（即晶圆代工厂）帮忙。

▲ 异质整合将不同晶片堆叠起来，再透过封装变成一个系统。（Source：日月光）

先进封装又涵盖 2.5D 封装与 3D 封装，以积木来比喻的话，前者为小积木在底板上水平堆叠，后者是小积木在底板上进行垂直堆叠，且后者进行垂直堆叠时必须透过硅穿孔（TSV）的超微小积木互连。

需要强调的是，叠积木是做为"概念"，大积木和小积木也是相对状况，上述比喻的是传统封装上的异质整合，先进封装的异质整合也是类似概念，只是使用更微小的积木。

SoC、SiP 是什么？

有这个概念后，来谈谈先进封装的异质整合应用：

由于封装种类非常多样，SoC（System On Chip，系统单晶片）是将处理器、记忆体等不同功能的晶片，经过重新设计并採用"同样製程"，整合于单一晶片上，最后成品只有一片晶片。

至于 SiP（System in Package，系统单封装），是将数个"不同製程"的晶片，透过"异质整合"技术对其进行连接，整合于同一个封装模组内，因此最后的产品会是一个系统，上头有许多晶片，即刚刚提到大小不同的叠积木。

也因此，异质整合是指将不同且单独製造的组件（异质），整合到更高层次的组装。这个组件包括大小积木，例如 MEMS 器件、被动元件、逻辑晶片等。

有趣的是，半导体製程往往朝着"分久必合，合久必分"的方向发展，透过封装组成同个 SoC 晶片，或透过 SiP 组成同个系统。不过为了製程发展，研究人员发现适时地分开可能更容易微缩，因此 Chiplet 因而诞生。

Chiplet 是异质整合 + 先进製程？

由于市场对 IC 要求越来越多，使得 SoC 晶片面积不断增大，要在一定面积的底板上塞太多积木其实相当困难，不只製程难度增加，良率也难维持，因此有人提出用 Chiplet（小晶片）的方式，将 SoC 晶片部分功能独立出来，如数据存储、运算、讯号处理、数据流管理等功能做成小晶片，再透过封装形成"小晶片"的晶片网络。

值得注意的是，Chiplet 本质还是晶片，SiP 则是封装型态。Chiplet 使个别晶片面积缩小，电路设计也更简单，克服製作难度和良率问题，设计上也更有弹性。

▲ 由此图可知 SiP 与 Chiplet 封装差异，以及 TSV（浅粉色线）位置。（Source：TrendForce）

其中，小晶片模式又有两种整合方式，一种是"同质整合"（Homogenious Integration），另种是异质整合（Hetrogenious Integration），在许多情况下，两种整合其实是同时并存的。同质整合是将先设计两颗至多颗晶片，再用高阶晶片整合技术接合成一整个晶片；小晶片异质整合则因不同类型晶片不能在相同晶圆製程进行製造，而透过高阶封装技术将不同类型的逻辑晶片、记忆体晶片等晶片进行整合。

举例来说，苹果与台积电合作的自订封装技术 UltraFusion，连接两个 M2 Max 晶片推出 M2 Ultra，属于小晶片同质模式；整合 CPU、AI 加速器与记忆体的 AI 晶片，则属于异质模式，如 AMD 于 2020 年推出 CCD（Core Chiplet Die）小晶片产品，增加设计弹性。

晶圆代工厂先进封装技术

目前先进封装中按照主流可分为晶圆级封装（WLP）、2.5D 封装、3D 封装三种类型。传统封装是将晶圆切割成晶片再进行封装，从晶圆级封装开始的先进封装是先将硅晶圆封装再进行切割，加上后续堆叠需要晶圆厂製程，因此技术主要掌握在晶圆厂手中。

▲ 晶圆级封装先将硅晶圆封装，再进行切割，与传统封装不同。（Source：Cadence）

因此，本文探讨的先进封装，将以三大晶圆代工厂的先进封装技术来介绍，而先进封装又可分为 2.5D 及 3D 封装。

▲ 本文所提的先进製程为蓝框处。（Source：科技新报製图）

2.5DIC / 3DIC 封装

如果再以积木介绍， 2.5D 与 3DIC 封装技术差别在"堆叠方式"。

2.5D 封装是将处理器、记忆体或其他晶片以覆晶方式（Flip Chip，想像成积木正面朝下），经由微凸块（Micro Bump）以水平堆叠在硅中介层（Interposer）上，连结不同晶片的电子讯号；再透过中介层中的硅穿孔（TSV）连结下方的金属凸块（Solder Bump），再封装到载板上，使晶片与基板更紧密互连。

从侧面图看，晶片虽然是堆叠起来，但本质还是水平封装，只是晶片间的距离更接近，晶片尺寸也可以更小。此外，这也是种"异质混合"的技术。

▲ 2.5D 以水平方式堆叠，3D 封装为垂直堆叠。（Source：Tektronix）

3D 封装则将多个电晶体晶片（面朝下）堆叠在一起，堆叠时直接使用硅穿孔直接向上下堆叠，连结上下不同晶片的电子讯号，实现真正的垂直封装。目前越来越多 CPU、GPU 和记忆体开始採用 3D 封装技术。

▲ 3D 封装有助晶片尺寸缩小，其中 3DHI 指 3D 异质整合（3D Heterogeneous Integration）。（Source：Tektronix）

混合键合 Hybrid Bonding

混合键合是晶片先进封装製程中的黏晶技术（Die Bonding）之一，目前已经进入商业化的技术之一是"铜－铜混合键合"（Cu-Cu hybrid bonding）。

由于晶圆键合时牵涉到铜及介电质两种材料介面，而"铜－铜混合键合"将金属接点镶嵌在介电材料（Dielectric Material）之间，同时利用热处理接合两种材料，利用铜金属在固态时的原子扩散来达到接合，解决过去覆晶接合所遇到的问题。

相较于覆晶接合（Flip-chip），混合键合的优势在于可达超高 I/O 数目和布线长度；由介电材料接合取代底部填充剂，可省去填充成本；混合键合时相较覆晶接合几乎没有厚度，未来发展 3D 封装需要堆叠多层晶片，因此利用混合键合可大幅减少总体厚度。

▲ 各种封装技术在 1x1cm2 晶片内能达到的接点数量。（Source：Matek）

先进封装朝向"异质整合"时代

随着半导体产业进入"后摩尔时代"，先进封装发展主轴逐渐从 2D 平面走向 3D 堆叠、单晶片走向多晶片设计，因此"异质整合"将在未来先进封装扮演关键动力。

目前台积电、三星、英特尔等知名大厂也都加强相关研发投资力道与产能布建，并推出自家开发创新封装技术方案。随着技术持续发展和创新，先进封装和异质整合将在推动半导体产业迈向更高峰、满足未来电子设备更为複杂和多样化需求中，扮演着越来越重要的角色。

2.5D vs. 3D PackagingAdvanced chip packaging: How manufacturers can play to win

（首图来源：shutterstock）